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　　　　　　芯片设计、实现与FPGA验证

培养目标

通过培训使学员专项技能水平达到相当于中级技术等级；掌握集成电路基本工艺设计知识、版图设计基础知识，了解半导体基础理论，能熟练使用EDA软件软件进行基本版图设计。

培养对象

  1.理工科背景，有志于数字集成电路设计工作的学生和转行人员；
  2.需要充电，提升技术水平和熟悉设计流程的在职人员；
  3.集成电路设计企业的员工内训。

入学要求

学员学习本课程应具备下列基础知识：
◆电路系统的基本概念。

班级规模及环境--热线:4008699035 手机:15921673576( 微信同号)

每期人数限3到5人。

上课时间和地点

上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院【北京分部】：北京中山学院/福鑫大楼【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路）【成都分部】：领馆区1号（中和大道）【沈阳分部】：沈阳理工大学/六宅臻品【郑州分部】：郑州大学/锦华大厦【石家庄分部】：河北科技大学/瑞景大厦【广州分部】：广粮大厦【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）： 芯片实现开班时间：2020年3月16日

实验设备

        ☆资深工程师授课

        ☆注重质量
        ☆边讲边练
        ☆合格学员免费推荐工作

        ☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质

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质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、培训结束后,授课老师留给学员联系方式,保障培训效果,免费提供课后技术支持。
        3、培训合格学员可享受免费推荐就业机会。

　　　　　　　　　　　　　　　 芯片设计、实现与FPGA验证

第一阶段 芯片实现

Link-To-Layout逻辑综合；
静态时序分析（STA）；
时序驱动的自动布局布线；
逻辑综合（Logic Synthesis）；
可测性设计（DFT）。

物理综合；
静态时序分析（STA）；
芯片规划（Planning）；
时序驱动的布局布线；
可测性设计（DFT）；
低功耗设计。

物理综合；
静态时序分析（STA）Sign off；
RTL-to-GDS流程；
可测性设计（DFT）；
低功耗设计；
IP嵌入设计。

第二阶段芯片测试、FPGA设计与验证

芯片测试基础；
芯片制造工艺；
芯片测试知识；
芯片测试项目和常用辅助工具；
项目设计实践（C）。

数字电路逻辑设计；
CMOS集成电路设计原理；
硬件描述语言HDL及FPGA设计方法；
FPGA现场集成；
项目设计实践（C）。