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       每期人数限3到5人。
   上课时间和地点
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山学院/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）：2020年3月16日
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   质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、培训结束后,授课老师留给学员联系方式,保障培训效果,免费提供课后技术支持。
        3、培训合格学员可享受免费推荐就业机会。
课程大纲
 
  1. 基于Xilinx ISE 的FPAG/CPLD设计与应用培训
      基于Xilinx ISE 的FPAG/CPLD设计与应用培训
    1、聚焦Xilinx ISE
    1.1  Xilinx公司及其产品介绍
    1.2  FPGA/CPLD基本结构与实现原理
    1.3  系统设计语言——VHDL基本概念与程序结构
    1.4  HDL编码风格及规则
    1.5  ISE基本操作
    2、基于VHDL语言的设计输入
    2.1  新建工程
    2.2  手动新建源代码
    2.3  利用语言模板创建源代码
    3、设计仿真
    3.1  仿真基本概念
    3.2  创建测试基准波形文件
    3.3  使用Modelsim进行仿真
    4、基于原理图与状态机的输入
    4.1  原理图设计概述
    4.2  利用原理图的设计方法
    4.3  实例化计数器
    4.4  状态机输入工具——StateCAD
    5、综合与设计实现
    5.1  XST概述
    5.2  设计实现
    5.3  约束
    5.4  IP Core简介
    6、功耗分析与FPGA/CPLD配置
    6.1  功耗评估工具——XPower
    6.2  基于ISE的硬件编程
    7、应用实例
    7.1  VHDL数字逻辑电路设计试验
    7.2  实例
     
     

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