1. FPGA性能设计培训
     FPGA性能设计培训
   课程对象
   对 FPGA 设计优化感兴趣、具备 HDL 中级知识和拥有 Xilinx ISE® 软件工具使用经验的 FPGA 设计者。
2. 课程概要
   1
   回顾 FPGA 设计基础
   利用 FPGA 资源进行设计
   内核生成器（CORE Generator）软件系统
   基本 FPGA 时钟资源
   Virtex-6 和 Spartan-6 FPGA 时钟资源
   实验1：利用 FPGA 资源进行设计
   FPGA 设计技术
   综合技术
   实验2：综合技术
   2
   实现时序收敛
   实验3：回顾全局时序约束
   特定通路时序约束，第1部分
   特定通路时序约束，第2部分
   实验4：实现时序收敛
   高级实现选项
   实验5：性能设计
   实验6：FPGA Editor 演示（可选）
   ChipScope Pro 软件（可选）
   实验7：ChipScope Pro 软件（可选）
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