课程说明
本课程讲授基于Synopsys EDA tools构成的ASIC/SOC数字电路前端开发流程，授课内容包括电路开发前期的系统定义、功能划分、RTL代码编写技巧、验证平台TestBench编写技巧、电路仿真技巧、ASIC综合技术、ASIC静态时序分析技术、DFT设计等。学员通过运用数字逻辑、硬件描述语言完成一个中等规模的专题项目设计，在课程过程中掌握数字集成电路的coding、仿真、综合、静态时序分析、可测性设计、一致性验证等一系列数字电路前端流程中的设计技巧，最终使学员达到能独立完成中等规模电路模块的前端设计水平。
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一、部分预备知识回顾
重点回忆预备课程内容，讲解设计流程，Verilog基础知识以及仿真基本知识，UNIX基础知识，设计database的管理。
二、ASIC综合技术
??? 重点讲解数字电路设计的综合技术的基本概念，综合流程和工程经验，使学员掌握基于synopsys DC的综合技巧。
内容包括：?
综合机理的分析；组合电路和时序电路实现规则和实例分析；基于tcl综合的流程,优化处理和调试技术；综合处理与后端流程的联系；可综合代码技术；需深入研究的内容；LPC 接口模块综合实验
三、ASIC DFT技术
??? 介绍可测试设计技术，使学员掌握基于Synopsys DFT 的可测性电路设计方法
内容包括：
背景分析；组合电路和时序电路的测试；可测试设计；需深入研究的内容；DFT compile 使用(基于TCL的可测试性设计流程)；LPC接口模块DFT实验
四、ASIC 静态时序分析技术
??? 介绍静态时序分析技术；使学员掌握基于Synopsysy PrimeTime的静态时序分析技术。
内容包括：
背景分析；电路时序分析的基础内容；工具的使用；静态时序分析模式选择；注意事项及需深入研究的内容；LPC接口模块实验
五、一致性验证（Formal）技术介绍（2学时）
??? 介绍一致性验证技术，使学员了解基于Synopsys Formality 的一致性验证方法
内容包括：
背景分析；工具的使用介绍
六、设计项目
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使用的EDA工具
Unix操作系统；vi/vim:verilog输入；SCCS/CVS 版本管理工具
Cadence ncverilog:仿真工具；Simvision/nWave/signalscan 波形工具
synopsys dc:综合工具；synopsys dft:可测试性设计工具
synopsys pt:静态时序分析工具；synopsys formality一致性校验工具
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项目实践：
本课程专题实验是构造一个8位CPU（8051）的外部Cache控制器，用于实现CPU通过LPC协议(Intel的一种主板总线协议)访问外部LPC FW Hub(Burst访问)的执行程序。本项目包括CPU core接口模块,控制状态寄存器模块,two-way组相联的cache控制模块,SRAM控制模块,LPC 接口模块。学员可以从中学习如何从IP,标准接口spec和Cache算法入手，进行项目的Architecture设计，完成模块划分，设计spec和RTL代码，建立仿真计划和仿真环境，完成整个项目的功能仿真到综合、STA，以及一致性验证,实现一个较完整的SOC设计流程。设计规模在万门级。在0.25um工艺库下，频率不小于100MHz。
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培训目标
帮助学员熟悉并掌握典型数字ASIC/SOC芯片前端开发流程和设计技巧，以及相关设计软件的使用，课程结束后学员可积累相当于1年左右的实际工作经验，能够独立完成ASIC/SOC中等模块的前端设计。
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报名要求：有数字电路设计和硬件描述语言的基础或自学过相关课程。
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